MOS管学名是场效应管，是金属-氧化物-半导体型场效应管，属于绝缘栅型。
其结构示意图：
MOS管失效的6个原因：
1）雪崩失效(电压失效)，也就是我们常说的漏源间的BVdss电压超过MOSFET的额定电压，并且超过达到了一定的能力从而导致MOSFET失效。
2）SOA失效(电流失效)，既超出MOSFET安全工作区引起失效，分为Id超出器件规格失效以及Id过大，损耗过高器件长时间热积累而导致的失效。
3）体二极管失效：在桥式、LLC等有用到体二极管进行续流的拓扑结构中，由于体二极管遭受破坏而导致的失效。
4）谐振失效：在并联使用的过程中，栅极及电路寄生参数导致震荡引起的失效。
5）静电失效：在秋冬季节，由于人体及设备静电而导致的器件失效。
6）栅极电压失效：由于栅极遭受异常电压尖峰，而导致栅极栅氧层失效。
具体分析如下：
1）雪崩失效分析(电压失效)
到底什么是雪崩失效呢，简单来说MOSFET在电源板上由于母线电压、变压器反射电压、漏感尖峰电压等等系统电压叠加在MOSFET漏源之间，导致的一种失效模式。简而言之就是由于就是MOSFET漏源极的电压超过其规定电压值并达到一定的能量限度而导致的一种常见的失效模式。
下面的图片为雪崩测试的等效原理图，做为电源工程师可以简单了解下。
可能我们经常要求器件生产厂家对我们电源板上的MOSFET进行失效分析，大多数厂家都仅仅给一个EAS.EOS之类的结论，那么到底我们怎么区分是否是雪崩失效呢，下面是一张经过雪崩测试失效的器件图，我们可以进行对比从而确定是否是雪崩失效。
雪崩失效的预防措施
雪崩失效归根结底是电压失效，因此预防我们着重从电压来考虑。具体可以参考以下的方式来处理。
1：合理降额使用，目前行业内的降额一般选取80%-95%的降额，具体情况根据企业的保修条款及电路关注点进行选取。
2：合理的变压器反射电压。
3：合理的RCD及TVS吸收电路设计。
4：大电流布线尽量采用粗、短的布局结构，尽量减少布线寄生电感。
5：选择合理的栅极电阻Rg。
6：在大功率电源中，可以根据需要适当的加入RC减震或齐纳二极管进行吸收。
2）SOA失效(电流失效)
再简单说下第二点，SOA失效
SOA失效是指电源在运行时异常的大电流和电压同时叠加在MOSFET上面，造成瞬时局部发热而导致的破坏模式。或者是芯片与散热器及封装不能及时达到热平衡导致热积累，持续的发热使温度超过氧化层限制而导致的热击穿模式。
关于SOA各个线的参数限定值可以参考下面图片。
1：受限于最大额定电流及脉冲电流
2：受限于最大节温下的RDSON。
3：受限于器件最大的耗散功率。
4：受限于最大单个脉冲电流。
5：击穿电压BVDSS限制区
我们电源上的MOSFET，只要保证能器件处于上面限制区的范围内，就能有效的规避由于MOSFET而导致的电源失效问题的产生。
这个是一个非典型的SOA导致失效的一个解刨图，由于去过铝，可能看起来不那么直接，参考下。
SOA失效的预防措施
1：确保在最差条件下，MOSFET的所有功率限制条件均在SOA限制线以内。
2：将OCP功能一定要做精确细致。
在进行OCP点设计时，一般可能会取1.1-1.5倍电流余量的工程师居多，然后就根据IC的保护电压比如0.7V开始调试RSENSE电阻。
有些有经验的人会将检测延迟时间、CISS对OCP实际的影响考虑在内。
但是此时有个更值得关注的参数，那就是MOSFET的Td(off)。
它到底有什么影响呢，我们看下面FLYBACK电流波形图
从图中可以看出，电流波形在快到电流尖峰时，有个下跌，这个下跌点后又有一段的上升时间，这段时间其本质就是IC在检测到过流信号执行关断后，MOSFET本身也开始执行关断，但是由于器件本身的关断延迟，因此电流会有个二次上升平台，如果二次上升平台过大，那么在变压器余量设计不足时，就极有可能产生磁饱和的一个电流冲击或者电流超器件规格的一个失效。
3：合理的热设计余量，这个就不多说了，各个企业都有自己的降额规范，严格执行就可以了，不行就加散热器。
3）体二极管失效
在不同的拓扑、电路中，MOSFET有不同的角色，比如在LLC中，体内二极管的速度也是MOSFET可靠性的重要因素。漏源间的体二极管失效和漏源电压失效很难区分，因为二极管本身属于寄生参数。虽然失效后难以区分躯体缘由，但是预防电压及二极管失效的解决办法存在较大差异，主要结合自己电路来分析。
体二极管失效预防措施
其实有那个体二极管，在大部分时候都不碍事，而且有时候还有好处，比如用在H桥上，省得并二极管了。当然也有碍事的时候，那就用两个MOS管头顶头或者尾对尾串联起来就可以了。
那个二极管是工艺决定的，也不必太在意，接受它的存在就好了。还有，多说两句，其实MOS管的D和S本质上是对称的结构，只是沟道的两个接点。但是由于沟道的开启和关闭涉及到栅极和衬底之间的电场，那么就需要给衬底一个确定的电位。又因为MOS管只有3个管脚，所以需要把衬底接到另外两个管脚之一。那么接了衬底的管脚就是S了，没接衬底的管脚就是D，我们应用时，S的电位往往是稳定的。在集成电路中，比如CMOS中或者还有模拟开关中，由于芯片本身有电源管脚，所以那些MOS管的衬底并不和管脚接在一起，而是直接接到电源的VCC或者VEE，这时候D和S就没有任何区别了。
4）谐振失效
在并联功率MOS FET时未插入栅极电阻而直接连接时发生的栅极寄生振荡。高速反复接通、断开漏极-源极电压时，在由栅极-漏极电容Cgd(Crss)和栅极引脚电感Lg形成的谐振电路上发生此寄生振荡。当谐振条件(ωL=1/ωC)成立时，在栅极-源极间外加远远大于驱动电压Vgs(in)的振动电压，由于超出栅极-源极间额定电压导致栅极破坏，或者接通、断开漏极-源极间电压时的振动电压通过栅极-漏极电容Cgd和Vgs波形重叠导致正向反馈，因此可能会由于误动作引起振荡破坏。
谐振失效预防措施
电阻可以抑制振荡, 是因为阻尼的作用。但栅极串接一个小电阻, 并非解决振荡阻尼问题. 主要还是驱动电路阻抗匹配的原因, 和调节功率管开关时间的原因。
5）静电失效
静电的基本物理特征为：有吸引或排斥的力量；有电场存在，与大地有电位差；会产生放电电流。这三种情形会对电子元件造成以下影响：
1.元件吸附灰尘，改变线路间的阻抗，影响元件的功能和寿命。
2.因电场或电流破坏元件绝缘层和导体，使元件不能工作（完全破坏）。
3.因瞬间的电场软击穿或电流产生过热，使元件受伤，虽然仍能工作，但是寿命受损。
静电失效的预防措施
MOS电路输入端的保护二极管，其导通时电流容限一般为1mA 在可能出现过大瞬态输入电流（超过10mA）时，应串接输入保护电阻。而129#在初期设计时没有加入保护电阻，所以这也是MOS管可能击穿的原因，而通过更换一个内部有保护电阻的MOS管应可防止此种失效的发生。还有由于保护电路吸收的瞬间能量有限，太大的瞬间信号和过高的静电电压将使保护电路失去作用。所以焊接时电烙铁必须可靠接地，以防漏电击穿器件输入端，一般使用时，可断电后利用电烙铁的余热进行焊接，并先焊其接地管脚。
6）栅极电压失效
栅极的异常高压来源主要有以下3种原因：
1：在生产、运输、装配过程中的静电。
2：由器件及电路寄生参数在电源系统工作时产生的高压谐振。
3：在高压冲击时，高电压通过Ggd传输到栅极（在雷击测试时，这种原因导致的失效较为常见）。
至于PCB污染等级、电气间隙及其它高压击穿IC后进入栅极等现象就不做过多解释。
栅极电压失效的预防措施
栅源间的过电压保护：如果栅源间的阻抗过高，则漏源间电压的突变会通过极间电容耦合到栅极而产生相当高的UGS电压过冲，这一电压会引起栅极氧化层永久性损坏，如果是正方向的UGS瞬态电压还会导致器件的误导通。为此要适当降低栅极驱动电路的阻抗，在栅源之间并接阻尼电阻或并接稳压值约20V的稳压管。特别要注意防止栅极开路工作。其次是漏极间的过电压防护。如果电路中有电感性负载，则当器件关断时，漏极电流的突变(di/dt)会产生比电源电压高的多的漏极电压过冲，导致器件损坏。应采取稳压管箝位，RC箝位或RC抑制电路等保护措施。
补充下，MOSFET损坏主要有使用/品质工艺两方面原因
使用方面：
1)静电损坏,初期可能还象好管子一样开关,经过一段时间后会失效炸机,GDS全短路.
2)空间等离子损伤,轻者和静电损坏一样,重者直接GDS短路.大家要注意啊!放MOSFET或IGBT/COMS器件的地方千万别用负离子发生器或有此功能的空调!
3)漏电损伤,多数情况下GDS全短路,个别会DS或GD断路.
4)过驱动,驱动电压超过18V后,经过一段时间使用会GDS全短.
5)使用负压关闭,栅加负压后,MOSFET抗噪能力加强,但DS耐压能力下降,不适当的负压,会导致DS耐压不够而被击穿损坏而GDS短路.
6)栅寄生感应负压损坏,和不适当的负压驱动一样,只是该负压不是人为加上的,是由于线路寄生LC感应,在删上感应生成负脉冲.
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